How do you plan to solve it?
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// Basic Gates (given)
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module and_gate(input a, b, output y);
assign y = a & b;
endmodule
module or_gate(input a, b, output y);
assign y= a|b ;
endmodule
module not_gate(input a, output y);
assign y= ~a;
endmodule
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// XOR Gate
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module xor_gate (
input a, b,
output y
);
wire w1,w2,w3,w4;
not_gate ng1(
.a(b),
.y(w1)
);
not_gate ng2(
.a(a),
.y(w2)
);
and_gate ag1(
.a(a),
.b(w1),
.y(w3)
);
and_gate ag2(
.a(w2),
.b(b),
.y(w4)
);
or_gate og(
.a(w3),
.b(w4),
.y(y)
);
endmodule