How do you plan to solve it?
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// Basic Gates (given)
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module and_gate(input a, b, output y);
assign y = a & b;
endmodule
module or_gate(input a, b, output y);
assign y = a | b;
endmodule
module not_gate(input a, output y);
assign y = ~a;
endmodule
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// XOR Gate
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module xor_gate (
input a, b,
output y
);
wire not_a, not_b, w1, w2;
not_gate g1( .a(a), .y(not_a) );
not_gate g2( .a(b), .y(not_b) );
and_gate g3( .a(a), .b(not_b), .y(w1) );
and_gate g4( .a(not_a), .b(b), .y(w2) );
or_gate g5( .a(w1), .b(w2), .y(y) );
endmodule