// ============================================================
// Basic Gates (given)
// ============================================================
module and_gate(input a, b, output y);
assign y = a & b;
endmodule
module or_gate(input a, b, output y);
assign y= a|b;
endmodule
module not_gate(input a, output y);
assign y=~a;
endmodule
// ============================================================
// XOR Gate
// ============================================================
module xor_gate (
input a, b,
output y
);
// reg n1,n2,a1,a2;
not_gate n1(a,n1);
not_gate n2(b,n2);
and_gate a1(a,n2,a1);
and_gate a2(b,n1,a2);
or_gate o1 (a1,a2,y);
endmodule