How do you plan to solve it?
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// Basic Gates (given)
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module and_gate(input a, b, output y);
assign y = a & b;
endmodule
module or_gate(input a, b, output y);
assign y = a|b;
endmodule
module not_gate(input a, output y);
assign y = ~a;
endmodule
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// XOR Gate
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module xor_gate (
input a, b,
output y
);
wire nota, notb, h,i;
not_gate f1( .a(a), .y(nota));
not_gate f2 (.a(b), .y(notb));
and_gate f3(.a(a),.b(notb),.y(h));
and_gate f4(.a(nota),.b(b),.y(i));
or_gate f5(.a(h),.b(i),.y(y));
endmodule